팹리스 반도체 설계 과정

https://www.youtube.com/watch?v=wjm-xcWb7zo 

 

http://blogspot.designonchip.com/2009/10/rtl-engineer.html

RTL Engineer가 본 반도체 칩 개발 과정

 

1.  칩 구상

어떤 비메모리 반도체를 만들 것인지 생각하기 ex) cpu : ALU, 캐시 등 필요

레시피 만들기 : RTL 이용 <= verilog

최근에는 IP(지적 재산)을 가져다 만듬 <= ARM이 대표적

 

2.  논리게이트로 표현

EDA 툴을 사용해서 RTL을 이미자화(합성) <= cadence사 툴이 대표적

 

3. 게이트 검증

피드백을 해서 칩을 더 빠르고 더 작고 더 전력이 낮추도록 설계

 

4. 칩 레이아웃

어디에 어떻게 배치할 것인가 <= 플로어 플랜(평면도)

게이트의 위치와 배선에 따라서 성능차이가 존재하므로 매우 중요

추가로 파운드리 업체의 디자인룰에 따라 배치

 

5. 또 검증

 

6. Tape out, Sign off

Tape out : 팹으로 회로도를 보냄

Sign off : 파운드리 업체와 재검토