[Verilog] Flip-Flop

Latch

Level로 작동

 

Flip-Flop

edge로 작동

악필 미안하다

이런식으로 SR 래치를 통해서 D 래치를 만들고

D 래치를 통해서 D 플립플롭을 만든다

※ D 플립플롭은 10개의 gate를 이용해서 만듬

 

 

Combinational Logic(조합회로)

현재 값에만 영향

 

Sequential Logic(순차회로)

현재값과 이전상태 모두 영향 <= 메모리가 필요함