전자공학/디지털회로17 [Verilog] Flip-Flop Latch Level로 작동 Flip-Flop edge로 작동 악필 미안하다 이런식으로 SR 래치를 통해서 D 래치를 만들고 D 래치를 통해서 D 플립플롭을 만든다 ※ D 플립플롭은 10개의 gate를 이용해서 만듬 Combinational Logic(조합회로) 현재 값에만 영향 Sequential Logic(순차회로) 현재값과 이전상태 모두 영향 2022. 12. 13. [Verilog] 기본 gate https://hdlbits.01xz.net/wiki/Problem_sets Problem sets - HDLBits hdlbits.01xz.net NOT module top_module( input in, output out ); assign out = !in;// ~: bitwise, !: Logcial endmodule AND module top_module( input a, input b, output out ); assign out = a && b;// &: bitwise, &&: Logical endmodule OR module top_module( input a, input b, output out ); assign out = a||b;// |: bitwise, ||: Logical endm.. 2022. 12. 12. VLSI 요약 HTML 삽입 미리보기할 수 없는 소스 2022. 12. 8. [Verilog] Clock 만들기 코드 `timescale 1ns / 1ps module clk_generator; reg clk; always begin #5 clk = ~clk; // 5ns // 0 1 0 1 0 1 end initial begin // initial value clk = 0; end endmodule 설명 `timescale 1ns / 1ps 1ns : #(delay) 이용시 사용하는 시간 ex) #5 : 5ns delay 1ps : precision(해상도) 의미함 따라서 단위가 1ps 이므로 1.111ns 가능함 #5 clk = ~clk 5ns 마다 0, 1, 0, 1 반복 initial문을 통해서 clk의 초기값을 0으로 할당해줌 2022. 11. 20. 이전 1 2 3 4 5 다음
